D1028AN9CPGXNI-U

该DDR4 SDRAM存储密度为8G bits，有不同的组织形式（如64M words x 8 bits x 16 banks、64M words x 16 bits x 8 banks），封装形式有78 - ball FBGA和96 - ball FBGA，无铅、无卤，电源供应符合JEDEC标准1.2V，数据速率为3200/2666Mbps，有不同的内部银行数量和配置，具备多种读写延迟、预充电、刷新等特性，工作温度范围因商业和工业用途有所不同。

• 双倍数据速率架构：每个时钟周期进行两次数据传输。
• 通过8位预取流水线架构实现高速数据传输。
• 双向差分数据选通信号（DQS和/DQS）与数据一起发送/接收，用于在接收器处捕获数据。
• DQS在读取时与数据边缘对齐；在写入时与数据中心对齐。
• 差分时钟输入（CK_t和CK_c）。
• DLL使DQ和DQS转换与CK转换对齐。
• 数据掩码（DM）在数据选通信号的上升沿和下降沿写入数据。
• 支持写周期冗余码（CRC）。
• 支持读写可编程前导码。
• 支持可编程突发长度4/8，具有半字节顺序和交错模式。
• 支持动态突发长度切换。
• 驱动强度由MRS选择。
• 支持动态片上终端。
• 两个终端状态（如RTT PARK和RTT NOM）可通过ODT引脚切换。
• 支持异步复位引脚。
• 支持ZQ校准。
• 支持写电平化。
• 本产品符合RoHS指令。
• 可进行内部Vref DQ电平生成。
• 支持TCAR（温度控制自动刷新）模式。
• 支持LP ASR（低功耗自动自刷新）模式。
• 支持命令地址（CA）奇偶校验（命令/地址）模式。
• 支持每个DRAM可寻址性（PDA）。
• 支持精细粒度刷新。
• 支持降速模式（1/2速率、1/4速率）。
• 支持自刷新中止。
• 支持最大节能模式。
• 应用了银行分组，并且可设置同一或不同银行组访问时的CAS到CAS延迟（tCCD_L，tCCD_S）。
• DMI引脚支持写数据掩码和DBIdc功能。