PACCLK5312S-EVN

莱迪思半导体公司的ispClock™5300S系列器件为时钟分配应用提供了系统可编程零延迟通用扇出缓冲器。单端超低偏斜输出按每组两个输出进行组织。每对输出可独立配置，以支持不同的I/O标准（LVTTL、LVCMOS -3.3V、2.5V、1.8V、SSTL、HSTL）和输出频率。此外，每个输出都提供对端接、压摆率和时序偏斜的独立可编程控制。所有配置信息都存储在芯片上的非易失性E²CMOS®存储器中。

ispClock5300S器件使用片上低抖动高性能锁相环（PLL），实现从输入到输出的极低传播延迟（零延迟）。一组三个可编程的5位计数器可用于生成从PLL时钟派生的三个频率。这些计数器仅能以2的幂进行编程（1、2、4、8、16、32）。然后，任何V分频器的时钟输出都可以通过输出路由矩阵路由到任何时钟输出对。输出路由矩阵还支持将参考时钟输入直接路由到任何输出。有关更多详细信息，请参考ispPAC - CLK5300S系列数据手册。

ispClock5312S是ispClock5300S系列的首款产品，有六个输出组，因此有12个单端超低偏斜输出。ispClock5312S评估板采用该器件，并配备了用于电源、编程、测试和评估的完整支持电路。每组的“A”输出配有匹配的传输线、可选的板载端接以及板边缘的SMA连接，为测量和评估提供了充分的灵活性。输出1B硬连线到反馈输入，以完成PLL的反馈回路，因为ispClock5300S系列器件仅支持外部反馈。如果每个输出组配置为不同的频率，则它们具有独立的去耦电路以隔离输出。板载一个具有3.3V CMOS输出的100 MHz振荡器，连接到ispClock5312S的REFB输入。REFA输入连接到一个SMA连接器，用于不同输入频率的测试。