STK22C48-NF45

Cypress STK22C48是一款快速静态随机存取存储器（SRAM），每个存储单元都带有一个非易失性元件。嵌入式非易失性元件采用了QuantumTrap技术，造就了全球最可靠的非易失性存储器。SRAM提供无限的读写周期，而独立的非易失性数据则存储在高度可靠的QuantumTrap单元中。在掉电时，数据会自动从SRAM传输到非易失性元件（存储操作）。上电时，数据会从非易失性存储器恢复到SRAM（恢复操作）。可通过HSB引脚启动硬件存储操作。

STK22C48非易失性SRAM由两个功能组件组成，它们位于同一个物理单元中，分别是SRAM存储单元和非易失性QuantumTrap单元。SRAM存储单元作为标准的快速静态随机存取存储器运行。SRAM中的数据可以传输到非易失性单元（存储操作），也可以从非易失性单元传输到SRAM（恢复操作）。这种独特的架构能够并行存储和恢复所有单元的数据。在存储和恢复操作期间，SRAM的读写操作会被禁止。STK22C48支持像典型SRAM一样进行无限次的读写操作。此外，它还能从非易失性单元进行无限次的恢复操作，以及多达一百万次的存储操作。

当CE（上划线）和OE（上划线）为低电平，而WE和HSB为高电平时，STK22C48执行读周期。引脚A₀₋₁₀上指定的地址决定了要访问的2048个数据字节。当通过地址转换启动读操作时，输出在t_AA（读周期1）延迟后有效。如果读操作由CE或OE启动，输出在t_ACE或t_DOE（取较晚者）时有效（读周期2）。数据输出在t_AA访问时间内会反复响应地址变化，无需任何控制输入引脚进行转换，并且在另一次地址变化之前、CE或OE变为高电平之前，或者WE或HSB变为低电平之前，输出保持有效。

当CE（上划线）和WE（上划线）为低电平且HSB为高电平时，执行写周期。地址输入在进入写周期之前必须稳定，并且必须保持稳定，直到周期结束时CE或WE变为高电平。如果公共I/O引脚DQ₀₋₇上的数据具有有效的t_SD，则在WE控制的写操作结束之前或CE控制的写操作结束之前，这些数据会被写入存储器。在整个写周期内，应将OE保持为高电平，以避免公共I/O线上的数据总线冲突。如果OE保持为低电平，内部电路会在WE变为低电平后t_HZWE时间关闭输出缓冲器。

在正常操作期间，设备从V_CC汲取电流，为连接到V_CAP引脚的电容器充电。芯片利用这种存储的电荷执行单次存储操作。如果V_CC引脚上的电压降至V_SWITCH以下，该部件会自动将V_CAP引脚与V_CC断开连接。由V_CAP电容器提供电源，启动存储操作。

在系统电源模式下，V_CC和V_CAP都连接到+5V电源，无需68μF电容器。在这种模式下，当电源下降时，STK22C48的自动存储功能依靠存储的系统电荷运行。然而，用户必须保证在10ms的存储周期内，V_CC不会降至3.6V以下。

为防止不必要的存储操作，除非自最近一次存储或恢复周期以来至少发生一次写操作，否则自动存储操作和通过外部驱动HSB为低电平启动的存储操作将被忽略。图中显示了一个可选的上拉电阻连接到HSB，用于向系统发出自动存储周期正在进行的信号。

如果不需要掉电时的自动存储功能，则将V_CC接地，并连接+5V。

• 访问时间为25ns和45ns
• 掉电时使用外部68μF电容器自动存储，无需人工干预
• 可通过软件、硬件或掉电时的自动存储功能（AutoStore）将数据存储到QuantumTrap非易失性元件
• 可通过软件或上电将数据从非易失性元件恢复到SRAM
• 具有无限的读写和恢复周期
• 可向QuantumTrap进行100万次存储操作
• 数据在QuantumTrap中可保留100年
• 单5V ±10%供电
• 适用于商业和工业温度范围
• 采用28引脚300密耳和（330密耳）小外形集成电路（SOIC）封装
• 符合有害物质限制（RoHS）标准