STK11C68-5L45M

Cypress STK11C68 - 5是一款64 Kb快速静态随机存取存储器（SRAM），每个存储单元都带有一个非易失性元件。嵌入式非易失性元件采用QuantumTrap技术，打造出全球最可靠的非易失性存储器。SRAM提供无限的读写周期，而独立的非易失性数据则存储在高度可靠的QuantumTrap单元中。数据在软件控制下从SRAM传输到非易失性元件（存储操作）。上电时，数据会自动从非易失性存储器恢复到SRAM（恢复操作）。恢复操作也可在软件控制下进行。

STK11C68 - 5（SMD5962 - 92324）是一款多功能存储芯片，提供多种操作模式。它可以作为标准的8K x 8 SRAM运行。它有一个8K x 8的非易失性元件影子区，在非易失性模式下，SRAM信息可以复制到该区域，也可以从该区域更新SRAM。

当片选信号（CE）和输出使能信号（OE）为低电平，而写使能信号（WE）为高电平时，STK11C68 - 5（SMD5962 - 92324）执行读周期。引脚A₀ - ₁₂上指定的地址决定了访问的8192个数据字节。当读操作由地址转换启动时，经过t_AA（读周期1）的延迟后，输出有效。如果读操作由CE或OE启动，则输出在t_ACE或t_DOE时刻有效，取较晚者（读周期2）。数据输出在t_AA访问时间内会反复响应地址变化，而无需任何控制输入引脚进行转换。它们保持有效状态，直到另一次地址变化，或者CE或OE变为高电平，或者WE变为低电平。

当CE（上划线）和WE（上划线）为低电平时，执行写周期。地址输入在进入写周期之前必须稳定，并且必须保持稳定，直到CE（上划线）或WE（上划线）在周期结束时变为高电平。如果公共I/O引脚DQ₀ - ₇上的数据具有有效的t_SD，则将其写入存储器。这在WE（上划线）控制的写操作结束之前或CE（上划线）控制的写操作结束之前完成。在整个写（上划线）周期内，保持OE（上划线）为高电平，以避免公共I/O线上的数据总线冲突。如果OE（上划线）保持低电平，则内部电路在WE（上划线）变为低电平后t_HZWE时间关闭输出缓冲器。

数据通过软件地址序列从SRAM传输到非易失性存储器。STK11C68 - 5（SMD5962 - 92324）的软件存储周期通过按精确顺序从六个特定地址位置执行连续的CE控制读周期来启动。在存储周期中，首先擦除之前的非易失性数据，然后对非易失性元件进行编程。当存储周期启动时，输入和输出将被禁用，直到周期完成。

由于使用从特定地址的读序列来启动存储操作，因此确保序列中没有其他读写访问进行干预非常重要。如果有干预，序列将中止，不会进行存储或恢复操作。

要启动软件存储周期，执行以下读序列：

1. 读取地址0x0000，有效读
2. 读取地址0x1555，有效读
3. 读取地址0x0AAA，有效读
4. 读取地址0x1FFF，有效读
5. 读取地址0x10F0，有效读
6. 读取地址0x0F0F，启动存储周期

软件序列通过CE控制的读操作进行计时。当序列中的第六个地址输入时，存储周期开始，芯片被禁用。重要的是，序列中使用的是读周期而不是写周期。对于有效序列，OE不必为低电平。在t_STORE周期时间结束后，SRAM再次激活以进行读写操作。

数据通过软件地址序列从非易失性存储器传输到SRAM。软件恢复周期的启动方式与软件存储启动类似，通过一系列读操作来实现。要启动恢复周期，执行以下CE控制的读操作序列：

1. 读取地址0x0000，有效读
2. 读取地址0x1555，有效读
3. 读取地址0x0AAA，有效读
4. 读取地址0x1FFF，有效读
5. 读取地址0x10F0，有效读
6. 读取地址0x0F0E，启动恢复周期

在内部，恢复是一个两步过程。首先，清除SRAM数据；然后，...

• 访问时间为35 ns、45 ns和55 ns
• 引脚与行业标准SRAM兼容
• 软件启动非易失性存储
• 读写耐久性无限制
• 上电时自动恢复到SRAM
• 恢复周期无限制
• 存储周期达1000000次
• 数据保留时间100年
• 单5 V ± 10%供电
• 适用于温度范围
• 采用28引脚（300密耳）陶瓷双列直插封装（CDIP）和28焊盘无引脚芯片载体封装（LCC）