SY100S834LZC-TR

SY100S834/L是一款低偏斜（÷1、÷2、÷4）或（÷2、÷4、÷8）时钟生成芯片，专为低偏斜时钟生成应用而设计。内部分频器相互同步，因此所有公共输出边沿都精确对齐。该器件可由差分或单端ECL驱动，若使用正电源，也可由PECL输入信号驱动。此外，通过使用VBB输出，正弦源可交流耦合到器件中。若使用单端输入，VBB输出应连接到CLK输入，并通过一个0.01μF的电容接地。VBB输出旨在作为单端输入条件下SY100S834/L输入的开关参考。因此，该引脚仅能提供或吸收高达0.5mA的电流。 功能选择（FSEL）输入用于确定时钟生成芯片的功能。当FSEL输入为低电平时，SY100S834/L作为÷2、÷4和÷8的时钟生成芯片工作。然而，若FSEL输入为高电平，它则作为÷1、÷2和÷4的时钟生成芯片工作。后一种特性可使时钟频率提高两倍。 公共使能（EN）是同步的，因此内部分频器仅在内部时钟处于低电平状态时才会启用/禁用。这样可避免在启用/禁用器件时，像异步控制那样在内部时钟上产生残缺时钟脉冲的可能性。内部残缺脉冲可能导致内部分频级之间失去同步。内部使能触发器在输入时钟的下降沿触发，因此，所有相关规格限制均参考时钟输入的负边沿。 启动时，内部触发器将处于随机状态；主复位（MR）输入可实现内部分频器的同步，以及系统中多个SY100S834/L的同步。

• 提供3.3V（SY100S834L）和5V（SY100S834）电源选项
• 输出间偏斜为50ps
• 同步启用/禁用
• 主复位以实现同步
• 内部75KΩ输入下拉电阻
• 采用16引脚SOIC封装