OM13336,598

74LVC169是一款同步可预置4位二进制计数器，具有内部先行进位电路，适用于高速计数应用。同步操作通过同时对所有触发器进行时钟控制来实现，使得输出（引脚Q0至Q3）在计数使能（引脚CEP和CET）输入和内部选通的指示下同时变化。这种操作模式消除了通常与异步（纹波时钟）计数器相关的输出计数尖峰。缓冲时钟（引脚CP）输入在时钟的低到高转换时触发四个触发器。计数器完全可编程，即输出可以预设为0到其最大计数15之间的任何数字。预设与时钟同步，并且无论计数使能输入的电平如何都会发生。并行使能（引脚PE）输入上的低电平会禁用计数器，并使Dn输入的数据在时钟的下一个低到高转换时加载到计数器中。计数方向由上/下（引脚U/D）输入控制。当引脚U/D为高电平时，计数器向上计数；当为低电平时，计数器向下计数。先行进位电路用于级联计数器，以实现n位同步应用，无需额外选通。实现此功能的关键是两个计数使能（引脚CEP和CET）输入和一个终端计数（引脚TC）输出。两个计数使能（引脚CEP和CET）输入必须为低电平才能计数。输入引脚CET被前馈以启用终端计数（引脚TC）输出。这样启用的引脚TC将产生一个低电平输出脉冲，其持续时间大约等于引脚Q0输出的高电平部分。低电平引脚TC脉冲用于启用连续级联级。74LVC169演示板的原理图如下所示。该板可以使用1.2至3.6V的电源电压。在这个设计中，74LVC169用作时钟分频器，将连接到CP引脚的主时钟分频为2、4、8和16。默认情况下，U/D引脚被拉低，PE引脚被拉高，因此当时钟输入边沿从低到高时，计数器开始向下计数。当主时钟连接到CP引脚时，它被2分频并出现在Q0输出端。Q1处有一个频率为主时钟1/4的时钟。Q2和Q3输出引脚分别提供频率为主时钟1/8和1/16的时钟。为了将计数器的输出预设为0到其最大计数之间的数字，可以使用跳线JP1将PE引脚拉低。现在，Dn输入的数据可以在主时钟的下一个低到高转换时加载到输出端。此外，可以通过在P1连接器的引脚1提供逻辑高输入将U/D引脚拉高，以实现向上计数而不是向下计数。由于CET引脚被拉低，当计数器达到终端计数（向上计数模式为HHHH，向下计数模式为LLLL）时，通常为高电平的TC输出将变为低电平。TC输出的低电平可用于启用连续级联设备。

• 5V容限输入，可与5V逻辑接口，适用于3/5V混合电压应用
• 宽电源电压范围：1.2至3.6V
• CMOS低功耗，适用于便携式应用
• 可直接与TTL电平接口
• 可进行向上/向下计数
• 两个计数使能输入，用于n位级联
• 内置先行进位功能
• 可预设，实现可编程操作
• 多种超小标准和无引脚封装
• 宽工作温度范围（-40至 +125°C），适用于工业和汽车应用

• 便携式设备
• 工业领域
• 汽车领域