LFE3-70EA-HDR60-DKN

HDR - 60基础板为评估、测试和调试图像信号处理用户设计或IP提供了一个低成本的评估和演示平台，包括针对LatticeECP3 - 70 FPGA的高动态范围（HDR）内核。HDR - 60基础板和NanoVesta头板被设计为HDR - 60摄像机开发套件的一部分协同工作。HDR - 60基础板上有Aptina的A - 1000 HDRI传感器的连接接口，可扩展到Aptina未来的传感器，并可通过重新设计附加的NanoVesta头板适配其他制造商的传感器。HDR - 60基础板采用484球fpBGA封装的LatticeECP3 - 70 FPGA。LatticeECP3的I/O连接到多种通用和特定应用接口。从版本A到版本B有以下更改：添加R136和R137；安装R130和R131；将DVI_DDC_SCL信号移至U2引脚D22；将DVI_DDC_SDA信号移至U2引脚G19；将DVI_HPD信号移至U2引脚C22。LatticeECP3是第三代器件，利用可重构SRAM逻辑技术，优化以提供高性能特性，如增强的DSP架构、高速SERDES和高速源同步接口。它还提供常用构建模块，如基于LUT的逻辑、分布式和嵌入式内存、锁相环（PLL）、延迟锁定环（DLL）和高级配置支持，包括加密、多引导功能和TransFR现场升级特性。LatticeECP3 SERDES的专用PCS功能、高抖动容限和低发射抖动允许SERDES加PCS模块配置为支持一系列流行的数据协议，包括PCI Express、SMPTE、以太网（XAUI、GbE和SGMII）、SATA I/II、OBSAI和CPRI。发射预加重和接收均衡设置使SERDES适用于各种媒体的传输和接收。

• 包含SPI串行闪存设备，用于低成本、非易失性配置存储
• DDR2 SDRAM：32M地址空间上的16位数据
• 三速（10/100/1000 Mbit）以太网PHY，带RJ - 45接口（包括12芯磁性元件）
• 内置USB 2.0下载到LatticeECP3
• 可配置为飞线ispDOWNLOAD电缆连接
• HiSPi和并行视频数据路径连接，VCCIO可选（1.8 V/2.5 V/3.3 V）
• 带USB 2.0接口的Aptina标准头板连接器
• Teradek Capella H.264编解码板连接器
• 19个I/O引脚的测试点连接，用于原型设计
• 两个MEMS和两个晶体振荡器
• 使用差分SERDES的四个通道（一个四路）进行HDMI/DVI输出
• 从单个12 V电源生成5.0 V、3.3 V、2.5 V、1.8 V、1.2 V电压
• 支持ispVM系统编程

安防/监控和汽车摄像头应用、Helion NanoVesta头板和其他摄像头传感器评估、使用Aptina头板的应用、Helion IONOS成像管道IP核评估、以太网IP摄像头应用、Teradek H.264压缩模块评估