TSW1200EVM

德州仪器TSW1200高速LVDS解串器和分析系统提供了一套全面的硬件和用户界面软件，可有效评估各种德州仪器（TI）高速模数转换器（ADC）的性能，特别是那些采用低压差分信号（LVDS）格式输出数据的高速ADC。通过为评估模块提供高质量、低抖动时钟和高质量输入频率，TSW1200系统可用于展示数据手册中的性能规格。

TSW1200硬件有一个高速连接器，可插入ADC的评估模块（EVM）。TSW1200 EVM上FPGA的固件有一个与各种LVDS数据格式的接口，以及足够的FIFO内存来捕获多达64K个数据样本。USB连接将捕获的数据传输到个人计算机进行后处理。用户界面软件控制TSW1200硬件，并显示FFT和与ADC性能相关的重要统计信息。

许多TI高速ADC的数字化数据采用LVDS输出。这些ADC通常可在直接连接到TSW1200 EVM的EVM上使用。ADC EVM和TSW1200 EVM之间的通用连接器是Samtec高速连接器，适用于由接地分隔的差分引脚对。已经为一系列EVM建立了连接器的通用引脚排列。目前，ADC EVM和TSW1200 EVM之间的接口定义了14对LVDS连接以及两条时钟线。连接器引脚排列还有额外的14对LVDS用于未来产品支持。在大多数情况下，如果TI ADC支持LVDS输出，那么TSW1200系统可用于从ADC捕获数据。如果ADC支持CMOS单端格式，则TSW1100系统旨在与其接口。

LVDS数据总线的数据格式可以有多种，所有这些格式都由TSW1200支持。对于单通道高速ADC，数据格式通常是带有一条时钟线的并行双数据速率。双数据速率意味着时钟的上升沿和下降沿都将数据选通到TSW1200中。对于多通道ADC，数据通常以串行格式呈现，其中输出数据的各个位一次在LVDS线上呈现一位，数据速率高于ADC的采样率。

TSW1200上FPGA的固件设计为可适应并行DDR格式和串行LVDS格式，但不能同时适应。TSW1200 EVM上的EEPROM足够大，可以为FPGA保存两个不同的程序文件。一个程序位文件支持并行DDR格式，另一个位文件支持串行LVDS格式。通过简单设置两个跳线并按下PROGRAM按钮，TSW1200可以设置为支持所需的数据格式。

并行DDR FPGA程序支持几种类型的数据格式。一种常见的格式是在一个时钟沿将奇数编号的数据位放在总线上，在另一个时钟沿将偶数编号的数据位放在总线上。这种格式通常用于采样率高达250 MHz的ADC。对于这种按位DDR格式，并行数据总线使用的LVDS对数是样本位数的一半。例如，一个16位ADC使用8对LVDS用于数据，再加上一对LVDS时钟用于按位DDR。对于高达500 MHz的更高采样率，通常使用按样本DDR格式。对于按样本DDR，数据总线宽度的LVDS对数与ADC的位分辨率相同。在一个时钟沿，来自ADC的数据样本被寄存