SY100E195JI-TR

SY10/100E195是可编程延迟芯片（PDC），主要用于时钟去偏斜和时序调整。它们能为差分ECL输入转换提供可变延迟。

延迟部分由一系列门电路组成，如逻辑图所示。前两个延迟元件的门电路经过修改，其延迟分别为基本门电路延迟（约80ps）的1.25倍和1.5倍。这两个元件为E195提供了约20ps的数字可选分辨率。所需的器件延迟由七个地址输入D[0:6]选择，这些输入通过锁存使能（LEN）控制上的高信号在片上锁存。如果LEN信号为低电平或浮空，则锁存器为透明状态。

由于E195的延迟可编程性是通过纯差分ECL门电路延迟实现的，该器件可在>1GHz的频率下工作，同时保持超过600mV的输出摆幅。

因此，E195在非常高的频率下提供了非常精细的分辨率，完全可从数字输入进行选择，从而实现非常精确的系统时钟时序。

第八个锁存输入D7用于级联多个PDC，以增加可编程范围。级联逻辑允许对多个PDC进行完全控制，每个额外的PDC只需在数据总线上增加一条线，无需任何外部门控。

• 高达2ns的延迟范围
• 扩展的100E VEE范围为 -4.2V至 -5.5V
• 约20ps/数字步长分辨率
• 带宽>1GHz
• 片上级联电路
• 75KΩ输入下拉电阻
• 与摩托罗拉MC10E/100E195完全兼容
• 采用28引脚PLCC封装

• 为增加E195的可编程范围，内部包含级联电路。该电路允许级联多个E195，无需任何外部门控。此外，每增加一个E195只需要多一条地址线。显然，级联多个PDC将导致更大的可编程范围；然而，这种增加是以更长的最小延迟为代价的。
• 图1展示了级联两个E195的互连方案。可以看出，该方案可以轻松扩展到更大的E195链。E195的D7输入是级联控制引脚。采用图1的互连方案，当D7被置位时，表明需要比单个器件更大的可编程范围。
• 下面展示了框图中锁存部分的扩展图。使用此图将简化级联电路工作原理的解释。当上面芯片#1的D7为低电平时，级联输出也将为低电平，而级联反相输出将为逻辑高电平。在这种情况下，芯片#2的SET MIN引脚将被置位，因此芯片#2的所有锁存器将被复位，器件将被设置为最小延迟。由于锁存器的RESET和SET输入具有优先级，A0 - A6地址总线上的任何变化都不会影响芯片#2的操作。
• 另一方面，芯片#1的SET MIN和SET MAX都将被置位，因此其延迟将完全由地址总线A0 - A6控制。如果所需的延迟大于31.75个门电路延迟（A0 - A6地址总线上为1111111），D7将被置位，以表明需要将延迟级联到下一个芯片。