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Ultra37000™系列CMOS CPLD提供了一系列高密度可编程逻辑解决方案，具有无与伦比的系统性能。Ultra37000系列旨在将22V10的灵活性、易用性和性能引入到高密度CPLD中。该架构基于多个逻辑块，这些逻辑块通过可编程互连矩阵（PIM）连接。每个逻辑块都有自己的乘积项阵列、乘积项分配器和16个宏单元。PIM将信号从逻辑块输出和所有输入引脚分配到逻辑块输入。

所有Ultra37000器件都具有电可擦除和在系统可重新编程（ISR）的特性，这简化了设计和制造流程，从而降低了成本。ISR功能使器件能够在不改变引脚排列或时序的情况下进行重新配置。赛普拉斯的ISR功能通过符合JTAG标准的串行接口实现。数据分别通过TDI和TDO引脚移入和移出。由于Ultra37000器件具有出色的可布线性和简单的时序模型，ISR允许用户在更改现有逻辑设计的同时，固定引脚分配并保持系统性能。

整个系列都具有用于ISR和边界扫描的JTAG功能，并且与PCI本地总线规范兼容，满足电气和时序要求。Ultra37000系列在所有I/O上都具有用户可编程的总线保持功能。

Ultra37000器件使用5V电源供电，可支持5V或3.3V的I/O电平。VCC0连接提供了与5V或3.3V总线接口的能力。通过将VCC0引脚连接到5V，用户可以确保输出为5V TTL电平。如果VCC0连接到3.3V，输出电平符合3.3V JEDEC标准CMOS电平，并且具有5V容限。这些器件需要5V的ISR编程。

Ultra37000V 3.3V器件使用3.3V电源供电，所有VCC0引脚都需要3.3V，从而降低了器件的功耗。这些器件支持3.3V JEDEC标准CMOS输出电平，并且具有5V容限。这些器件允许进行3.3V的ISR编程。

PIM由一个完全全局的路由矩阵组成，用于处理来自I/O引脚的信号和逻辑块的反馈。PIM提供了极其强大的互连功能，以避免适配和密度限制。

PIM的输入包括所有I/O和专用输入引脚，以及逻辑块内所有宏单元的反馈。PIM输入的数量随着引脚数量和逻辑块数量的增加而增加。PIM的输出是路由到适当逻辑块的信号。每个逻辑块从PIM接收36个输入及其反相输入，允许在一次通过器件时实现32位操作。逻辑块的大量输入也提高了Ultra37000系列的布线能力。

PIM的一个重要特性是其简单的时序。通过PIM的传播延迟已包含在每个器件的时序规范中。通过PIM传输没有额外的延迟。实际上，所有输入都通过PIM传输。因此，Ultra37000器件上没有与路由相关的时序参数。最坏情况下的PIM延迟已包含在所有适当的Ultra37000规范中。

通过PIM路由信号对用户来说是完全透明的。所有路由都由软件完成，无需手动布线。Warps和第三方开发包可以在几分钟内自动为Ultra37000系列进行设计路由。最后，Ultra37000系列丰富的路由资源可以在保持固定引脚分配的同时适应最后时刻的逻辑更改。

逻辑块是Ultra37000架构的基本构建块。它由一个乘积项阵列、一个智能乘积项分配器、16个宏单元和多个I/O单元组成。

• 系统内可重新编程（ISR）CMOS CPLD：具有JTAG接口以实现可重新配置性；设计更改不会导致引脚排列变化；设计更改不会导致时序变化
• 高密度：32至512个宏单元；32至264个I/O引脚；五个专用输入，包括四个时钟引脚
• 简单的时序模型：无扇出延迟；无扩展器延迟；无专用引脚与I/O引脚延迟；通过PIM无额外延迟；使用全部16个乘积项无惩罚；引导或共享乘积项无延迟
• 3.3V和5V版本
• 与PCI兼容
• 所有I/O上具有可编程总线保持功能
• 智能乘积项分配器提供：为任何宏单元提供0至16个乘积项；逐个进行乘积项引导；本地宏单元之间共享乘积项
• 灵活的时钟：每个器件有四个同步时钟；乘积项时钟；每个逻辑块的时钟极性控制
• 所有密度的封装/引脚排列一致：简化设计迁移；3.3V和5.0V器件的引脚排列相同
• 封装：PLCC、CLCC、PQFP、TQFP、CQFP、BGA和细间距BGA封装，引脚数为44至400；提供无铅封装