CY3679

CY27410是一款标准性能的可编程时钟发生器，带有四个独立的分数PLL，可生成任何频率且合成误差为零ppm。每个PLL后面都有一组四个独立的分频器，可从单个PLL生成四种不同的频率。所有四个分频器都进行了同步，以生成相位对齐且偏斜极小的时钟输出。PLL还支持扩频功能以降低EMI。PLL 1具有VCXO功能，可实现输出频率的ppm粒度。 CY27410接受晶体时钟或单端/差分参考时钟。该器件最多支持12个输出，分为两组，每组六个输出。PLL 1和PLL 2的四个输出经复用后输出到Bank 1，PLL 3和PLL 4的四个时钟输出经复用后输出到Bank 2。两组的12个输出可配置为八个差分输出、12个单端输出，或差分和单端输出的组合。 CY27410具有片上易失性和非易失性存储器，由八个寄存器组成，用于存储器件配置设置。这些寄存器可通过I²C接口在板上进行访问和编程。您还可以动态配置该器件，以便在应用板上对其进行完全重新编程。 提供一个千赫兹级的低频时钟输出，以满足广泛使用的参考频率需求，如32.768 kHz。CY27410的抖动规格使其成为以下通信协议的理想选择：PCIe 1.0/2.0/3.0、USB 2.0/3.0、SATA 1.0/2.0和1/10GbE。

• 输入频率
  • 晶体输入：8 MHz至48 MHz
  • 参考时钟：8 MHz至250 MHz LVCMOS
  • 参考时钟：8 MHz至700 MHz差分
• 输出频率
  • 25 MHz至700 MHz LVDS、LVPECL、HCSL、CML
  • 3 MHz至250 MHz LVCMOS
  • 一个LVCMOS输出为1 kHz至8 MHz
• 均方根相位抖动：在12 kHz至20 MHz偏移时最大为1 ps
• 符合PCIe 1.0/2.0/3.0标准
• 符合SATA 2.0、USB 2.0/3.0、1/10-GbE标准
• 最多12个输出，分为两组，每组六个输出
  • 最多八个差分输出对（HCSL、LVPECL、CML或LVDS）
  • 最多12个LVCMOS输出
• 一组内差分输出的最大偏斜为100 ps
• 四个分数N型锁相环（PLL）
  • VCXO ±120 ppm，步长为0.23 ppm
  • 扩频能力（逻辑扩频和利盟配置文件，0.1%至5%，步长为0.1%，向下或中心扩频）
• 电源电压：1.8 V、2.5 V和3.3 V
• 零延迟缓冲器（ZDB）和非零延迟缓冲器（NZDB）配置
• 可通过I²C进行板上编程配置
• 工业级器件，采用48引脚QFN（7×7×1.0 mm）封装