CY22388ZXC-30

CY22388 系列器件具备一个模拟压控晶体振荡器（VCXO）、四个锁相环（PLL）、多达八个时钟输出以及频率选择功能。频率选择不会改变任何 PLL 的频率，而是允许用户根据时钟和封装配置，从八种不同的输出分频选择中进行挑选。 有一个可编程的 OE/PD# 引脚。OE/PD# 引脚可被编程为输出使能引脚或掉电引脚。OE 功能可被编程为在低电平时禁用一组选定的输出，而其余输出保持运行。全芯片掉电功能在低电平时会禁用所有输出、PLL 以及大部分有源电路。 拥有四个 PLL 的优势在于，单个器件能够从单个晶体产生多达四种独立的频率。通常，一个设计可能需要多达四个振荡器才能实现单个 CY22388 所能完成的功能。 每个 PLL 都是独立的，可配置为产生 62.5 MHz 至 250 MHz 之间的压控振荡器（VCO）频率。然后，每个 PLL 可通过后置分频器进行分频，以产生用户选择的时钟输出频率。输出分频器允许每个时钟输出进行 1、2、3、4、5、6、8、9、10、12 或 15 分频。由于输出缓冲器的限制，在“1 分频”模式下，PLL 最高频率降至 166 MHz。 允许频率切换的输出可实现无毛刺转换。毛刺定义为高电平或低电平时间短于两个切换周期中较短周期的一半。延长的低电平时间（即使持续多个周期）是可以接受的。 选定的时钟输出能够由单独的 2.5 V 电源供电，这允许驱动更低电压摆幅的输入。CY22388/89/91 器件仍需要 3.3 V 为振荡器和所有其他内部 PLL 电路供电。有关 2.5 V 输出选项，请参考 CY22388 应用笔记。本应用笔记解释了选定的时钟和引脚图。 时钟 D 可以从参考源或 PLL1/N1 获取其输出，其中 N1 定义为 PLL1 的输出分频器。时钟 H 定义为时钟 D 的副本。时钟 D 仅在 16 引脚封装中可从 PLL1/N1 获取。 对于 CY22388，时钟 B 和时钟 C 具有相关频率。对于 CY22389 和 CY22391，时钟 D 和时钟 F 具有相关频率，时钟 A 和时钟 B 具有相关频率，时钟 C 和时钟 E 具有相关频率。相关频率来自同一个 PLL，但可以有不同的分频值。 为了最小化时钟输出的百万分率（PPM）误差，必须选择一个晶体参考频率，该频率是所需 PLL 频率的公倍数。虽然这是理想情况，但并非总是如此，PLL 内部具有高分辨率计数器，有助于最小化与所需频率的偏差。 PLL VCO 频率由以下公式生成：F_VCO = F_REF × (P / Q) 其中 F_REF 是参考输入频率，P 是 PLL 反馈分频器，Q 是参考输入分频器。 PLL 是一个反馈系统，其中 VCO 频率除以 P 和参考频率除以 Q 不断进行比较，并调整 VCO 频率以实现锁定状态。

• 完全集成的锁相环（PLL）
• 小型四方扁平无引脚（QFN）封装选项，比 20 引脚 TSSOP 小 40%，比 16 引脚 TSSOP 小 22%
• 可选输出频率
• 可编程输出频率
• 输出频率范围：1 MHz 至 166 MHz
• 输入频率范围：晶体：10 MHz 至 30 MHz；外部参考：1 MHz 至 100 MHz
• 模拟压控晶体振荡器（VCXO）
• 16/20 引脚 TSSOP 和 32 引脚 QFN 封装
• 3.3 V 工作电压，可选 2.5 V 输出缓冲器
• 多个高性能 PLL 允许合成不相关的频率
• 集成设计无需外部环路滤波器组件
• 满足复杂系统设计中的关键时序要求
• 实现应用兼容性
• 完整的 VCXO 解决方案，典型牵引范围为 ±120 ppm