S70KL1282DPBHI023

128 Mb HYPERRAM™ 设备是一款高速 CMOS 自刷新 DRAM，具有 HYPERBUS™ 接口。DRAM 阵列使用需要定期刷新的动态单元。当 HYPERBUS™ 接口主控（主机）未对内存进行主动读写时，设备内的刷新控制逻辑会管理 DRAM 阵列的刷新操作。由于主机无需管理任何刷新操作，对主机而言，DRAM 阵列就像使用了无需刷新即可保留数据的静态单元，因此该内存更准确地描述为伪静态 RAM（PSRAM）。由于在读写事务期间无法刷新 DRAM 单元，因此要求主机限制读写突发传输长度，以便在需要时进行内部逻辑刷新操作。如果内存表明需要进行刷新操作，主机必须限制事务持续时间，并在新事务开始时允许额外的初始访问延迟。

• 接口：
  • 支持 HYPERBUS™ 接口
  • 支持 1.8 V/3.0 V 接口
  • 单端时钟（CK） - 11 个总线信号
  • 可选差分时钟（CK、CK#） - 12 个总线信号
  • 片选（CS#）
  • 8 位数据总线（DQ[7:0]）
  • 硬件复位（RESET#）
  • 双向读写数据选通（RWDS）
    • 在所有事务开始时输出以指示刷新延迟
    • 在读取事务期间作为读取数据选通输出
    • 在写入事务期间作为写入数据掩码输入
  • 可选 DDR 中心对齐读取选通（DCARS）
    • 在读取事务期间，RWDS 偏移第二个时钟，与 CK 有相移
    • 相移时钟用于将 RWDS 转换边沿移至读取数据眼内
• 性能、功耗和封装：
  • 最大时钟频率 200 MHz
  • DDR - 在时钟的两个边沿传输数据
  • 数据吞吐量高达 400 MBps（3200 Mbps）
  • 可配置突发特性
    • 线性突发
    • 回绕突发长度：16 字节（8 个时钟）、32 字节（16 个时钟）、64 字节（32 个时钟）、128 字节（64 个时钟）
    • 混合选项 - 在 64 Mb 上一个回绕突发后接线性突发，不支持跨芯片边界的线性突发
  • 可配置输出驱动强度
  • 电源模式：
    • 混合睡眠模式
    • 深度掉电
  • 阵列刷新：
    • 部分内存阵列（1/8、1/4、1/2 等）
    • 全内存阵列
  • 封装：24 球 FBGA
• 技术：38 nm DRAM