NDB18PFB-4DET TR

NDB18PFB是一款高速CMOS双数据速率二代（DDR2）同步动态随机存取存储器（SDRAM），具有8位宽数据输入/输出（I/O），容量为1024 Mbit。其内部配置为8个存储体的DRAM，即8个存储体×16 Mb地址×8个I/O。该器件设计符合DDR2 DRAM的关键特性，如带附加延迟的后置列地址选通（CAS#）、写延迟 = 读延迟 - 1以及片上终端（ODT）。

所有控制和地址输入与一对外部提供的差分时钟同步。输入在差分时钟的交叉点（CK上升沿和CK#下降沿）锁存。所有I/O以源同步方式与一对双向选通信号（DQS和DQS#）同步。地址总线采用行地址选通（RAS#）、列地址选通（CAS#）复用方式传输行、列和存储体地址信息。访问从激活存储体命令的注册开始，随后是读或写命令。对DDR2 SDRAM的读写访问以4位或8位突发方式进行；访问从选定位置开始，按编程顺序连续访问编程数量的位置。

以交错方式操作8个存储体，可实现比标准DRAM更高的随机访问速率。可以启用自动预充电功能，在突发序列结束时启动自定时行预充电。根据突发长度、列地址选通延迟和器件速度等级，可实现连续无间隙的数据速率。

对DDR2 SDRAM的读写访问以突发方式进行；访问从选定位置开始，按编程顺序连续访问4位或8位的突发长度。访问从激活命令的注册开始，随后是读或写命令。与激活命令同时注册的地址位用于选择要访问的存储体和行（BA0 - BA2选择存储体；A0 - A13选择行）。与读或写命令同时注册的地址位用于选择突发访问的起始列位置，并确定是否要发出自动预充电命令。

在正常操作之前，必须对DDR2 SDRAM进行初始化。以下部分提供了有关器件初始化、寄存器定义、命令描述和器件操作的详细信息。

DDR2 SDRAM必须以预定义的方式上电和初始化。未按指定的操作程序可能导致操作不确定。

上电和初始化需要以下顺序：

1. 施加电源，并尝试将时钟使能（CKE）保持在0.2×VDDQ以下，片上终端（ODT）处于低电平状态（所有其他输入可以不确定）。VDD电压从300mV上升到VDD最小值的斜坡时间不得超过200ms；在VDD电压斜坡期间，|VDD - VDDQ| ≤ 0.3 V。
   • VDD、VDDL和VDDQ由单个电源转换器输出驱动，并且
   • VTT限制在最大0.95 V，并且
   • VREF跟踪VDDQ / 2。 或者
   • 在施加VDDL之前或同时施加VDD。
   • 在施加VDDQ之前或同时施加VDDL。
   • 在施加VTT和VREF之前或同时施加VDDQ。 这两组条件中至少满足一组。
2. 启动时钟并保持稳定状态。
3. 在电源和时钟（CK、CK#）稳定后至少200μs，然后施加空操作（NOP）或取消选择并将CKE置为高电平。
4. 等待至少400ns，然后发出预充电命令。

• 符合JEDEC标准
• JEDEC标准1.8V I/O（SSTL_18兼容）
• 电源：VDD和VDDQ = +1.8 V ± 0.1 V
• 工作温度：
  • 扩展测试（ET）：TC = 0 ~ 85°C
  • 工业级（IT）：TC = -40 ~ 95°C
• 支持JEDEC时钟抖动规范
• 完全同步操作
• 快速时钟速率：333 / 400 MHz
• 差分时钟，CK和CK#
• 双向单/差分数据选通
• 8个内部存储体用于并发操作
• 4位预取架构
• 内部流水线架构
• 预充电和主动掉电
• 可编程模式和扩展模式寄存器
• 后置CAS#附加延迟（AL）：0、1、2、3、4、5、6
• 写延迟 = 读延迟 - 1个时钟周期（tCK）
• 突发长度：4或8
• 突发类型：顺序/交错
• 延迟锁定环（DLL）启用/禁用
• 片上终端（ODT）
• 符合RoHS标准
• 自动刷新和自刷新
• 每64ms 8192个刷新周期
• 平均刷新周期：
  • 7.8 μs，-40°C ≤ TC ≤ +85°C
  • 3.9 μs，+85°C < TC ≤ +95°C
• 60球8×10×1.2mm（最大）细间距球栅阵列（FBGA）封装
• 无铅和无卤素