NDL48PFQ-9MET

4Gb双倍数据速率3L（DDR3L）动态随机存取存储器（DRAM）采用双倍数据速率架构，以实现高速运行。它在内部配置为八存储体DRAM。 4Gb芯片被组织为64Mbit x 8个输入/输出（I/O）端口 x 8个存储体的器件。这些同步器件在一般应用中可实现高达1866 Mb/秒/引脚的高速双倍数据速率传输。 该芯片设计符合所有DDR3L DRAM的关键特性，包括与DDR3完全向后兼容。此后，这两个部件编号的器件都将被称为DDR3L。所有控制和地址输入都与一对外部提供的差分时钟同步，并且输入在差分时钟（CK上升沿和CK#下降沿）的交叉点被锁存。所有I/O端口都以源同步方式与差分数据选通（DQS）对同步。 这些器件使用单一的 +1.35V -0.067V / +0.1V电源供电，并提供球栅阵列（BGA）封装。 DDR3L SDRAM是一种高速动态随机存取存储器，内部配置为八存储体DRAM。DDR3L SDRAM采用8n预取架构以实现高速运行。8n预取架构与一个设计用于在I/O引脚每个时钟周期传输两个数据字的接口相结合。DDR3L SDRAM的单次读写操作包括在内部DRAM核心进行一次8n位宽、四个时钟的数据传输，以及在I/O引脚进行两次相应的n位宽、半个时钟周期的数据传输。 对DDR3L SDRAM的读写操作是面向突发的，从选定的位置开始，并按照编程序列连续进行八个突发长度或四个“分段”突发的操作。操作从激活命令的注册开始，随后是读或写命令。与激活命令同时注册的地址位用于选择要激活的存储体和行（BA0 - BA2选择存储体；A0 - A15选择行）。与读或写命令同时注册的地址位用于选择突发操作的起始列位置，确定是否要发出自动预充电命令（通过A10），并在模式寄存器启用的情况下“即时”选择BC4或BL8模式（通过A12）。 在正常操作之前，DDR3L SDRAM必须以预定义的方式上电并初始化。以下部分提供了有关器件复位和初始化、寄存器定义、命令描述和器件操作的详细信息。

• 符合JEDEC标准
• 电源：VDD和VDDQ = +1.35V
• 向后兼容VDD和VDDQ = +1.5V ± 0.075V
• 工作温度范围：
  • 扩展测试（ET）：Tc = 0 ~ 95°C
  • 工业级（IT）：Tc = -40 ~ 95°C
• 支持JEDEC时钟抖动规范
• 完全同步操作
• 快速时钟速率：800/933MHz
• 差分时钟，CK和CK#
• 双向差分数据选通
  • DQS和DQS#
• 8个内部存储体，可并发操作
• 8n位预取架构
• 流水线内部架构
• 预充电和主动掉电
• 可编程模式和扩展模式寄存器
• 附加延迟（AL）：0，CL - 1，CL - 2
• 可编程突发长度：4，8
• 突发类型：顺序/交错
• 输出驱动器阻抗控制
• 平均刷新周期：
  • 8192周期/64ms（在 -40°C ≤ Tc ≤ +85°C时为7.8μs）
  • 8192周期/32ms（在 +85°C ≤ Tc ≤ +95°C时为3.9μs）
• 写电平校准
• ZQ校准
• 动态片上终端（Rtt_Nom和Rtt_WR）
• 符合RoHS标准
• 自动刷新和自刷新
• 78球7.5 × 10.6 × 1.2mm细间距球栅阵列（FBGA）封装
• 无铅和无卤素