SN74SSQE32882ZALR

符合JEDEC SSTE32882标准，带奇偶校验的28位1:2或26位1:2与4位1:1寄存时钟驱动器，设计用于VDD为1.5 V、最高DDR3-1333的DDR3寄存DIMM。所有输入均为1.5 V CMOS兼容输入。所有输出均为1.5 V CMOS驱动器，经优化用于驱动DDR3 RDIMM应用中终端走线上的DRAM信号。时钟输出Yn和Yn以及控制网络输出DxCKEn、DxCSn和DxODTn均可配置不同的驱动强度和偏斜，以优化信号完整性、补偿不同负载、平衡信号传输速度。SN74SSQE32882具有两种与四芯片选择使能（QCSEN）输入相关的基本工作模式。当QCSEN输入引脚开路或上拉至高电平时，器件拥有两个芯片选择输入DCS0和DCS1，以及每个芯片选择的两个输出副本QACS0、QACS1、QBCS0和QBCS1，该模式为QuadCS禁用模式；当QCSEN输入引脚下拉至低电平时，器件拥有四个芯片选择输入DCS[3:0]，以及四个芯片选择输出QCS[3:0]，该模式为QuadCS启用模式。当QCSEN为高电平或悬空时，器件还支持可在DIMM阵列背面安装单个器件的工作模式，器件可配置为保持输入总线终端（IBT）功能对所有输入信号开启，独立于MIRROR配置。SN74SSQE32882由差分时钟（CK和CK）工作，数据在CK上升沿与CK下降沿的交叉处锁存，锁存的数据可重新驱动至输出，也可用于访问内部控制寄存器，相关细节见QCSEN为低电平时的功能表（每个触发器）。输入总线数据完整性由奇偶校验功能保护，所有地址和命令输入信号进行求和，求和结果的最后一位与系统一个时钟周期后在PAR_IN输入传输的奇偶信号进行比较，如果两个值不匹配，器件会将开漏输出ERROUT拉低。

• 符合JEDEC SSTE32882标准
• 支持1对2寄存器输出、1对4时钟对输出，支持堆叠式DDR3 DIMM
• 芯片选择输入可防止数据输出改变状态，最大程度降低系统功耗
• 1.5 V锁相环时钟驱动器，缓冲1路差分时钟对，分配至4路差分输出
• 1.5 V CMOS输入
• 对命令和地址（芯片选择门控）数据输入进行奇偶校验
• 支持RESET输入的LVCMOS开关电平
• RESET可禁用差分输入接收器
• RESET可复位所有寄存器
• RESET可强制所有输出进入预定义状态
• 引脚分配针对DDR3 DIMM PCB布局优化
• 支持4路芯片选择
• 支持单个器件背面安装

• 最高DDR3-1333的DDR3寄存DIMM
• 单Rank、双Rank和四Rank RDIMM