NLQ26PFS-8NIT

LPDDR4 SDRAM 每个器件可组织为 1 或 2 个通道，单个通道有 8 个存储体和 16 位。该产品采用双数据速率架构以实现高速运行。双数据速率架构本质上是 16n 预取架构，其接口设计为在 I/O 引脚每个时钟周期传输两个数据字。该产品提供完全同步操作，参考时钟的上升沿和下降沿。数据路径在内部采用流水线方式，预取 16n 位以实现非常高的带宽。此 LPDDR4 器件在命令/地址（CA）总线上采用 2 或 4 时钟架构，以减少系统中的输入引脚数量。6 位 CA 总线包含命令、地址和存储体信息。每个命令使用 1、2 或 4 个时钟周期，在此期间，命令信息在时钟的正沿传输。

• 符合 JEDEC 标准
• 符合 AEC - Q100 标准
• 快速时钟速率：1200/1600MHz
• 低电压核心和 I/O 电源：
  • VDD1 = 1.8V（1.7V ~ 1.95V）
  • VDD2 = 1.1V（1.06V ~ 1.17V）
  • VDDQ = 1.1V（1.06V ~ 1.17V）
• 工作温度范围：
  • 扩展测试（ET）：TC = 0 ~ 85°C
  • 工业级（IT）：TC = -40 ~ 85°C
  • 汽车级（AT）：TC = -40 ~ 105°C
• 支持 JEDEC 时钟抖动规范
• 片上 ECC：
  • 单比特错误纠正（每 64 位），可最大限度提高可靠性
  • 每个通道可选的 ERR 输出信号，指示 ECC 事件发生
  • ECC 寄存器，用于控制 ECC 功能
• 配置：
  • 每个器件 2 通道为 x32
  • 每个器件 1 通道为 x16
• 每个通道有 8 个内部存储体
• 16n 位预取架构
• 单数据速率（多周期）CMD/ADR 总线
• 每个数据字节有双向差分数据选通
  • DQS 和 DQS#
• DMI 引脚支持写数据屏蔽和 DBI 功能
• 可编程的读和写延迟
• 可编程且可动态调整的突发长度
• 支持非目标 DRAM ODT 控制
• 针对每个存储体的定向刷新，实现并发存储体操作并简化命令调度
• 可选输出驱动强度（DS）
• 动态 ODT：
  • DQ ODT：VSSQ 端接
  • CA ODT：VSS 端接
• 片上温度传感器，用于控制自刷新速率
• 片上温度传感器，其状态可从 MR4 读取
• 接口：LVSTL
• 内部 VREF 和 VREF 训练
• ZQ 校准
• 符合 RoHS 标准
• 封装：无铅和无卤素
  • 2Gb/4Gb：200 球 10×14.5×0.8mm FBGA
  • 8Gb（双芯片）：200 球 10×14.5×1.1mm FBGA