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Cyclone系列现场可编程门阵列基于1.5V、0.13μm全层铜SRAM工艺，密度高达20,060个逻辑单元（LE），RAM容量高达288K比特。该系列器件具备锁相环（PLL）用于时钟控制，以及专用的双倍数据速率（DDR）接口，可满足DDR SDRAM和快速循环RAM（FCRAM）内存要求，是数据路径应用的经济高效解决方案。Cyclone器件支持多种I/O标准，包括数据速率高达311兆比特每秒（Mbps）的LVDS和66MHz、32位的外设组件互连（PCI），可与ASSP和ASIC器件接口并提供支持。Altera还提供新型低成本串行配置器件来配置Cyclone器件。Cyclone器件采用二维基于行和列的架构来实现定制逻辑。列和行互连提供不同速度的信号互连，用于逻辑阵列块（LAB）和嵌入式内存块之间的连接。逻辑阵列由LAB组成，每个LAB包含10个LE。M4K RAM块是真正的双端口内存块，具有4K比特内存加奇偶校验（4,608比特）。每个Cyclone器件的I/O引脚由位于器件周边LAB行和列末端的I/O单元（IOE）提供信号。I/O引脚支持各种单端和差分I/O标准。Cyclone器件提供全局时钟网络和多达两个PLL。

• 2,910至20,060个逻辑单元（LE）
• 高达294,912比特RAM（36,864字节）
• 支持通过低成本串行配置器件进行配置
• 支持LVTTL、LVCMOS、SSTL - 2和SSTL - 3 I/O标准
• 支持66MHz、32位PCI标准
• 支持低速（311Mbps）LVDS I/O
• 每个器件最多两个PLL，提供时钟倍频和相移功能
• 多达八条全局时钟线，每个逻辑阵列块（LAB）行有六个时钟资源
• 支持外部内存，包括DDR SDRAM（133MHz）、FCRAM和单数据速率（SDR）SDRAM
• 支持多个知识产权（IP）内核，包括Altera MegaCore功能和Altera Megafunctions合作伙伴计划（AMPPSM）宏功能