EP1K100FC256-1

Altera ACEX 1K 器件通过将查找表（LUT）架构与嵌入式阵列块（EAB）相结合，提供了一种芯片利用率高、低成本的架构。基于查找表的逻辑为数据路径、寄存器密集型、数学或数字信号处理（DSP）设计提供了优化的性能和效率，而 EAB 则实现了随机存取存储器（RAM）、只读存储器（ROM）、双端口随机存取存储器（RAM）或先进先出（FIFO）功能。这些元素使 ACEX 1K 适用于复杂的逻辑功能和存储功能，如高性能通信应用中所需的数字信号处理、宽数据路径处理、数据转换和微控制器。基于可重构的互补金属氧化物半导体（CMOS）静态随机存取存储器（SRAM）元件，ACEX 1K 架构包含了实现常见门阵列宏功能所需的所有特性，以及高引脚数，以便与系统组件进行有效接口。先进的工艺和 2.5V 内核的低电压要求使 ACEX 1K 器件能够满足从数字用户线路（DSL）调制解调器到低成本交换机等低成本、大批量应用的需求。对 ACEX 1K 器件进行重新配置的能力使其能够在发货前进行全面测试，并使设计人员能够专注于仿真和设计验证。ACEX 1K 器件的可重构性消除了门阵列设计的库存管理和故障覆盖的测试向量生成。

• 可编程逻辑器件（PLD），可在单个器件中实现低成本的可编程片上系统（SOPC）集成
• 增强型嵌入式阵列，用于实现宏功能，如高效存储器和专用逻辑功能
• 每个嵌入式阵列块（EAB）具有高达 16 位宽度的双端口能力
• 用于通用逻辑功能的逻辑阵列
• 高密度，典型门数为 10,000 至 100,000（见表 1）
• 高达 49,152 个随机存取存储器（RAM）位（每个 EAB 有 4,096 位，所有这些都可以在不降低逻辑容量的情况下使用）
• 适用于大批量应用的高性价比可编程架构
• 成本优化的工艺
• 适用于高性能通信应用的低成本解决方案
• 系统级特性
• MultiVoltTM I/O 引脚可由 2.5V、3.3V 或 5.0V 器件驱动或驱动这些器件
• 低功耗
• 双向 I/O 性能（建立时间 [tSU] 和时钟到输出延迟 [tCO]）高达 250 MHz
• 完全符合外围组件互连特殊兴趣小组（PCI SIG）PCI 本地总线规范 2.2 版，适用于 3.3V 操作，频率为 33 MHz 或 66 MHz
• 扩展温度范围
• -1 速度等级器件符合 5.0V 操作的 PCI 本地总线规范 2.2 版
• 内置联合测试行动组（JTAG）边界扫描测试（BST）电路，符合 IEEE Std. 1149.1 - 1990，无需消耗额外的器件逻辑
• 采用 2.5V 内部电源电压工作
• 可通过外部配置器件、智能控制器或 JTAG 端口进行在线重新配置（ICR）
• 具有 ClockLockTM 和 ClockBoostTM 选项，可减少时钟延迟、时钟偏移和时钟倍频
• 内置低偏移时钟分配树
• 所有器件进行 100% 功能测试；无需测试向量或扫描链
• 配置前后 I/O 引脚上拉
• 灵活的互连
• FastTrack® 互连连续布线结构，实现快速、可预测的互连延迟
• 专用进位链，实现算术功能，如快速加法器、计数器和比较器（由软件工具和宏功能自动使用）
• 专用级联链，实现高速、高扇入逻辑功能（由软件工具和宏功能自动使用）
• 三态仿真，实现内部三态总线
• 多达六个全局时钟信号和四个全局清除信号
• 每个引脚具有独立的三态输出使能控制
• 每个 I/O 引脚具有开漏选项
• 可编程输出压摆率控制，以减少开关噪声
• 可逐引脚选择钳位到 VCCIO
• 支持热插拔
• 由 Altera 开发系统为基于 Windows 的个人计算机（PC）、Sun SPARC 工作站和 HP 9000 系列 700/800 工作站提供软件设计支持和自动布局布线
• 提供 100 至 484 引脚的灵活封装选项，包括创新的 FineLine BGA 封装（见表 2 和表 3）
• 由 EDIF 200 和 Ω3Ω0Ω0 网表文件、参数化模块库（LPM）、DesignWare 组件、Verilog 硬件描述语言（HDL）、VHDL 和其他与 Cadence、Exemplar Logic、Mentor Graphics、OrCAD、Synopsys、Synplicity、VeriBest 和 Viewlogic 等制造商的流行电子设计自动化（EDA）工具的接口提供额外的设计输入和仿真支持