XC2C384-10TQ144C

CoolRunner-II 384宏单元器件专为高性能和低功耗应用而设计。这既为高端通信设备节省了功耗，又为电池供电设备提供了高速度。由于具有低功耗待机和动态操作特性，整体系统可靠性得到了提高。 提供多种封装选项 144引脚TQFP，118个用户I/O 208引脚PQFP，173个用户I/O 256球FT（1.0mm）BGA，212个用户I/O 324球FG（1.0mm）BGA，240个用户I/O 所有封装均提供无铅版本

• 使用IEEE 1532（JTAG）接口实现最快的1.8V系统内编程（ISP）
• IEEE1149.1 JTAG边界扫描测试
• 可选施密特触发器输入（每引脚）
• 无与伦比的低功耗管理，DataGATE使能（DGE）信号控制
• 四个独立的I/O组
• RealDigital 100% CMOS乘积项生成
• 灵活的时钟模式，可选双沿触发寄存器，时钟分频器（2、4、6、8、10、12、14、16分频）CoolCLOCK
• 具有宏单元控制的全局信号选项，每个宏单元可进行相位选择的多个全局时钟，多个全局输出使能，全局置位/复位
• 先进的设计安全性
• PLA架构，出色的引脚分配保留能力，功能块间100%乘积项可路由性
• 用于线或和LED驱动的开漏输出选项
• 所选I/O引脚可选总线保持、三态或弱上拉
• 未使用的I/O上可选配置接地
• 混合I/O电压，与1.5V、1.8V、2.5V和3.3V逻辑电平兼容，SSTL2 - 1、SSTL3 - 1和HSTL - 1 I/O兼容性
• 热插拔
• 每个宏单元还提供双沿触发器功能
• 还包含用于将一个外部提供的全局时钟（GCK2）进行八种不同分频选择的电路
• DataGATE是一种在特定时间点选择性禁用CPLD无关输入的方法
• I/O分组。CoolRunner-II 384宏单元器件上有四个I/O组，便于与3.3V、2.5V、1.8V和1.5V器件接口
• CoolRunner-II 384宏单元CPLD与各种I/O标准兼容
• Xilinx CoolRunner-II CPLD采用0.18微米工艺技术制造，该技术源自前沿FPGA产品开发
• CoolRunner-II CPLD采用RealDigital设计技术，在制造和设计方法中均使用CMOS技术
• RealDigital设计技术采用级联CMOS门实现积之和，而非传统的感测放大器方法
• CoolRunner-II 384宏单元具有LVCMOS、LVTTL、SSTL和HSTL I/O实现
• CoolRunner-II CPLD使用施密特触发器输入时也与1.5V I/O兼容
• 16位向上/向下、可复位二进制计数器（每个功能块一个计数器）