MPC8572LVJAVNE

MPC8572E 是一款 PowerQUICC III 集成处理器，采用 Power Architecture 技术。本文档为该处理器的硬件规格文档，概述部分提供了该处理器特性的高层次概览，展示了 MPC8572E 内部集成的主要功能单元。

• 集成两个高性能32位、Book E增强核心，实现Power Architecture技术
• 每个核心配备32-Kbyte L1指令缓存和32-Kbyte L1数据缓存，带奇偶校验保护；缓存可整体锁定或按行锁定，指令和数据可分别锁定
• 集成信号处理引擎(SPE)辅助处理单元(APU)，提供用于64位向量整数和小数运算的扩展指令集
• 集成嵌入式向量和标量单精度浮点APU，提供单精度（32位）浮点指令集
• 集成双精度浮点APU，提供使用64位通用寄存器的64位双精度浮点指令集
• 支持36位实寻址
• 集成专为嵌入式应用设计的内存管理单元(MMU)，支持4-Kbyte到4-Gbyte的页大小
• 增强型硬件和软件调试支持
• 集成性能监控工具，与MPC8572E性能监控类似但相互独立
• 集成1 Mbyte L2缓存/SRAM，可由两个核心共享，支持灵活配置，可按核心单独配置
• L2缓存和SRAM模式下，64位边界均支持完整ECC
• 缓存模式支持指令缓存、数据缓存或同时支持二者；外部主机可通过编程内存范围或特殊事务类型将数据强制分配到缓存（缓存暂存）
• 可配置1、2或4路仅用于缓存暂存
• 采用八路组相联缓存结构（32字节缓存行）
• 支持锁定整个缓存或选定缓存行，可通过Book E指令或外部主机事务设置和清除单个缓存行锁定；全局锁定和清除通过写入L2配置寄存器完成；指令和数据锁定可分别清除
• 支持按路将缓存区域分配给指定处理器
• SRAM模式下支持以下特性:可配置1、2、4或8路作为SRAM；I/O设备通过将事务标记为可监听（全局）来访问SRAM区域；区域可位于内存映射中任意对齐位置；小于缓存行的访问通过读-修改-写事务实现字节可访问的ECC保护
• e500一致性模块(ECM)管理核心和系统内部事务
• 集成地址转换和映射单元(ATMU)
• 12个本地访问窗口定义本地36位地址空间内的映射；入站和出站ATMUs可映射到更大的外部地址空间
• PCI Express上提供3个入站窗口加1个配置窗口；Serial RapidIO上提供4个入站窗口加1个默认窗口
• PCI Express提供4个出站窗口加默认转换；带分段和子分段支持的Serial RapidIO提供8个出站窗口加默认转换
• 集成两个64位DDR2/DDR3内存控制器
• 可编程定时支持DDR2和DDR3 SDRAM
• 每个控制器配备64位数据接口
• 支持4个存储体，每个存储体最高可达4 Gbytes，单控制器最大容量为16 Gbytes
• 支持64 Mbits到4 Gbits、x8/x16数据端口的DRAM芯片配置
• 支持完整ECC
• 支持页模式，DDR2或DDR3最高支持32个同时打开页
• 支持连续或不连续内存映射
• 支持内存控制器之间的缓存行、页、存储体、超级存储体交织
• 支持RapidIO原子增量、减量、置位、清除事务的读-修改-写操作
• 支持自刷新SDRAM的休眠模式
• 使用DDR2或DDR3时支持片上终结
• 支持自动刷新
• 通过CKE信号实现动态电源管理
• 支持注册DIMM
• 支持通过JTAG端口快速访问内存
• 兼容1.8-V SSTL_1.8 I/O标准
• 支持DDR3的1.5-V操作，详细信息待相关行业规范正式发布后确定
• 支持电池备份主内存
• 集成可编程中断控制器(PIC)
• 编程模型符合OpenPIC架构
• 支持16级可编程中断和处理器任务优先级
• 支持12个离散外部中断
• 支持每个处理器4个消息中断，消息长度32位
• 支持连接外部中断控制器，例如8259可编程中断控制器
• 每个处理器支持四个全局高精度定时器/计数器，可产生中断
• 支持多种其他内部中断源