LAXP2-5E-5QN208E

LA - LatticeXP2 器件将基于查找表（LUT）的 FPGA 架构与非易失性闪存单元相结合，采用名为 flexiFLASH 的架构。flexiFLASH 架构具有即时启动、无限可重新配置、片上存储（带有 FlashBAK 嵌入式块内存和串行 TAG 内存）以及设计安全等优点。这些器件还支持实时更新技术，包括 TransFR、128 位 AES 加密和双启动技术。LA - LatticeXP2 FPGA 架构从一开始就针对新技术进行了优化，兼顾了高性能和低成本。LA - LatticeXP2 器件包括基于 LUT 的逻辑、分布式和嵌入式内存、锁相环（PLL）、预设计的源同步 I/O 支持和增强的 sysDSP 模块。莱迪思钻石（Lattice Diamond）设计软件允许使用 LA - LatticeXP2 系列 FPGA 器件高效实现大型复杂设计。流行的逻辑综合工具提供了对 LA - LatticeXP2 的综合库支持。钻石软件利用综合工具的输出以及布局规划工具的约束条件，在 LA - LatticeXP2 器件中进行设计的布局和布线。钻石设计工具从布线中提取时序信息，并将其反向标注到设计中进行时序验证。莱迪思为 LA - LatticeXP2 系列提供了许多预先设计的知识产权（IP）LatticeCORE™ 模块。通过将这些 IP 作为标准化模块使用，设计人员可以专注于其设计的独特方面，从而提高工作效率。每个 LA - LatticeXP2 器件包含一个由可编程 I/O 单元（PIC）环绕的逻辑块阵列。在逻辑块行之间穿插着 sysMEM™ 嵌入式块 RAM（EBR）行和一行 sysDSP™ 数字信号处理模块。在可编程功能单元（PFU）阵列的左右两侧，有非易失性内存块。在配置模式下，通过 IEEE 1149.1 TAP 端口或 sysCONFIG™ 外设端口对非易失性内存进行编程。上电时，配置数据从非易失性内存块传输到配置 SRAM。采用这种技术，无需昂贵的外部配置内存，并且可以防止设计被未经授权地读取。通过宽总线将数据从非易失性内存传输到配置 SRAM 的过程在微秒内完成，提供了“即时启动”功能，便于在许多应用中进行接口连接。LA - LatticeXP2 器件还可以根据用户请求将数据从 sysMEM EBR 块传输到非易失性内存块。有两种类型的逻辑块，即 PFU 和无 RAM 的 PFU（PFF）。PFU 包含用于逻辑、算术、RAM 和 ROM 功能的构建模块。PFF 块包含用于逻辑、算术和 ROM 功能的构建模块。PFU 和 PFF 块都针对灵活性进行了优化，允许快速高效地实现复杂设计。逻辑块以二维阵列形式排列。每行仅使用一种类型的块。LA - LatticeXP2 器件包含一行或多行 sysMEM EBR 块。sysMEM EBR 是大型专用 18 kbit 内存块。每个 sysMEM 块可以配置为各种深度和宽度的 RAM 或 ROM。此外，LA - LatticeXP2 器件最多包含两行 DSP 模块。每个 DSP 模块都有乘法器和加法器/累加器，它们是实现复杂信号处理功能的构建模块。每个 PIC 块包含两个 PIO（PIO 对）及其各自的 sysIO 缓冲器。LA - LatticeXP2 器件的 sysIO 缓冲器分为八个组，允许实现多种 I/O 标准。器件左右边缘的 PIO 对可以配置为 LVDS 发送/接收对。PIC 逻辑还包括预设计的支持，有助于实现高速源同步标准，如许多显示应用中使用的 7:1 LVDS 接口，以及包括 DDR 和 DDR2 在内的内存接口。其他提供的模块包括 PLL 和配置功能。LA - LatticeXP2 架构最多提供四个通用 PLL（G）

• flexiFLASH 架构：
  • 即时启动
  • 无限可重新配置
  • 单芯片
  • FlashBAK 技术
  • 串行 TAG 内存
  • 设计安全
  • 通过 AEC - Q100 测试和认证
• 实时更新技术：
  • TransFR 技术
  • 采用 128 位 AES 加密的安全更新
  • 支持外部 SPI 双启动
• sysDSP 模块：
  • 三到五个用于高性能乘法和累加的模块
  • 12 到 2 个 18×18 乘法器
  • 每个模块支持一个 36×36 乘法器或四个 18×18 或八个 9×9 乘法器
• 嵌入式和分布式内存：
  • 高达 276 kbits 的 sysMEM EBR
  • 高达 35 kbits 的分布式 RAM
• sysCLOCK PLL：
  • 每个器件最多四个模拟 PLL
  • 时钟乘法、除法和相移
• 灵活的 I/O 缓冲器：
  • sysIO 缓冲器支持：LVCMOS 33/25/18/15/12；LVTTL、SSTL 33/25/18 类 I、II、HSTL15 类 I；HSTL18 类 I、II、PCI、LVDS、Bus - LVDS、MLVDS、LVPECL、RSDS
• 预设计的源同步接口：
  • 高达 200 MHz 的 DDR / DDR2 接口
  • 7:1 LVDS 接口支持显示应用
  • XGMII
• 密度和封装选项：
  • 5k 到 17k 个 LUT4，86 到 358 个 I/O
  • csBGA、ftBGA、TQFP 和 PQFP 封装
  • 支持密度迁移
• 灵活的器件配置：
  • SPI（主从）启动闪存接口
  • 支持双启动镜像
  • 嵌入式软错误检测（SED）宏
• 系统级支持：
  • 符合 IEEE 1149.1 和 IEEE 1532 标准
  • 用于初始化和通用的片上振荡器
  • 器件使用 1.2 V 电源供电