CDCVF2509APWG4

CDCVF2509A是一款高性能、低偏斜、低抖动的锁相环（PLL）时钟驱动器。它使用PLL在频率和相位上精确对齐反馈（FBOUT）输出与时钟（CLK）输入信号。该器件专为与同步DRAM配合使用而设计。CDCVF2509A的工作电压VCC为3.3V。它还集成了串联阻尼电阻，非常适合驱动点对点负载。 一组五个输出和一组四个输出提供CLK的九个低偏斜、低抖动副本。输出信号占空比可调整为50%，与CLK的占空比无关。每组输出可通过控制（1G和2G）输入分别启用或禁用。当G输入为高电平时，输出与CLK在相位和频率上同步切换；当G输入为低电平时，输出被禁用并处于逻辑低电平状态。当CLK无输入信号（<1 MHz）时，器件自动进入掉电模式，输出变为低电平状态。 与许多包含PLL的产品不同，CDCVF2509A无需外部RC网络。PLL的环路滤波器集成在芯片上，可减少元件数量、节省电路板空间并降低成本。 CDCVF2509A的工作温度范围为0℃至85℃。 由于基于PLL电路，CDCVF2509A需要一定的稳定时间来实现反馈信号与参考信号的锁相。在上电、CLK施加固定频率和固定相位信号后，以及PLL参考或反馈信号发生任何变化后，都需要这个稳定时间。通过将AVCC接地可绕过PLL，将其用作简单的时钟缓冲器。

• 25Ω片上串联阻尼电阻
• 无需外部RC网络
• 工作电压3.3V

• DRAM应用
• 基于PLL的时钟分配器
• 非PLL时钟缓冲器