M48Z12-150PC1

M48Z02/12 ZEROPOWER RAM是一款2K×8非易失性静态RAM，与DS1220引脚和功能兼容。特殊的24引脚600mil DIP CAPHAT封装包含M48Z02/12硅片和长寿命锂纽扣电池，形成高度集成的电池备份存储解决方案。M48Z02/12的纽扣电池容量和存储寿命足够在无电源情况下，在商业工作温度范围内维持数据功能至少10年。M48Z02/12是非易失性的，与任何JEDEC标准2K×8 SRAM引脚和功能等效，可适配许多ROM、EPROM和EEPROM插槽，提供PROM的非易失性，无需特殊写入时序或写入次数限制。

• 集成超低功耗SRAM和掉电控制电路
• 无限次写入周期
• 读取周期时间等于写入周期时间
• 自动掉电芯片取消选择和写入保护
• 写入保护电压：M48Z02的V_CC为4.75至5.5V，4.5V≤V_PFD≤4.75V；M48Z12的V_CC为4.5至5.5V，4.2V≤V_PFD≤4.5V（V_PFD=掉电取消选择电压）
• CAPHAT DIP封装内置独立电池
• 与JEDEC标准2K×8 SRAM引脚和功能兼容
• RoHS合规
• 无铅二级互连
• 具备自身的掉电检测电路，持续监控5V电源是否超出公差范围；当V_CC超出公差时，电路会写入保护SRAM，在V_CC低导致的不可预测系统操作中提供高度数据安全性；当V_CC降至约3V以下时，控制电路会连接电池，维持数据操作直到有效电源恢复
• 读取模式：当写使能（W）为高且芯片使能（E）为低时进入读取模式；设备架构允许从静态存储阵列的16384个位置中的8个位置进行数据的波纹访问；11个地址输入指定的地址定义了要访问的2048字节数据中的哪一个；在最后一个地址输入信号稳定后的地址访问时间（t_AVQV）内，有效数据将在数据I/O引脚可用（前提是E和G访问时间也满足）；若E和G访问时间未满足，有效数据将在芯片使能访问时间（t_ELQV）或输出使能访问时间（t_GLQV）中较晚的一个之后可用；八个三态数据I/O信号的状态由E和G控制；若输出在t_AVQV之前激活，数据线将驱动到不确定状态直到t_AVQV；若地址输入在E和G保持活跃时改变，输出数据将在输出数据保持时间（t_AXQX）内保持有效，但会变为不确定直到下一次地址访问
• 写入模式：当W和E均活跃时进入写入模式；写入的开始参考W或E中较晚发生的下降沿；写入由W或E中较早的上升沿终止；地址必须在整个周期内保持有效；E或W必须在启动另一个读取或写入周期前从芯片使能返回高电平至少t_EHAX时间，或从写使能返回高电平至少t_WHAX时间；数据输入必须在写入结束前t_DVWH时间有效，并在之后保持有效t_WHDX时间；写入周期期间G应保持高电平以避免总线冲突；若输出总线已由E和G为低激活，W为低将在W下降后t_WLQZ时间内禁用输出
• 数据保留模式：当施加有效V_CC时，M48Z02/12作为常规BYTEWIDE静态RAM工作；若电源电压下降，RAM将自动掉电取消选择，自我写入保护