8A34041E-000AJG

8A34041八通道通用频率转换器是一款高度集成的定时设备，可从其任意参考输入生成同步或异步时钟。它适用于任何合成器或抖动衰减器应用，包括光传输网络（OTN）和同步以太网（SyncE）系统。 内部系统APLL必须由频率在25MHz至54MHz之间的低相位噪声参考时钟供电。系统APLL的输出用于设备中所有分数输出分频器（FOD）的时钟合成。系统APLL参考可以来自连接到OSCI引脚的外部晶体振荡器，也可以来自使用连接在OSCI和OSCO引脚之间晶体的内部振荡器。 系统DPLL生成一个内部系统时钟，供设备中的参考监视器和其他数字电路使用。如果提供给系统APLL的参考满足预期应用的稳定性和精度要求，则系统DPLL可以自由运行，无需系统DPLL参考。或者，系统DPLL可以锁定到满足预期应用稳定性和精度要求的外部参考。系统DPLL可以接受来自XO_DPLL引脚或通过参考选择多路复用器的参考。 内部系统时钟的频率精度/稳定性决定了DPLL在自由运行模式和保持模式下的频率精度/稳定性，并影响DPLL在锁定和DCO模式下的漂移产生。当提供适当稳定和准确的系统时钟时，DPLL满足ITU - T G.8262同步以太网设备时钟（EEC）选项1和2的频率精度、捕获、保持、失锁、噪声产生、噪声容限、瞬态响应和保持性能要求。 8A34041最多可接受八个差分参考输入和最多16个单端参考输入，这些输入可在常见的GNSS、以太网、SONET/SDH、PDH频率以及1kHz至1GHz（单端模式下为250MHz）的任何输入频率下工作。参考信号会持续监测信号丢失情况以及用户编程阈值下的频率偏移。所有参考信号可供所有DPLL使用。每个DPLL的活动参考由强制选择或基于用户编程优先级、锁定容差、参考监视器的自动选择确定。

• 近端相位噪声符合通用公共无线电接口（CPRI）频率同步要求，支持所有ITU - T G.709频率
• 满足ITU - T G.8251规定的OTN抖动和漂移要求
• 八个独立的定时通道
• 每个通道可充当频率合成器、抖动衰减器、数控振荡器（DCO）或数字锁相环（DPLL）
• DPLL数字环路滤波器（DLF）可编程，截止频率范围为1.1Hz至22kHz
• 通过分数输出分频器（FOD）生成与输入频率无关的输出频率
• 每个FOD支持50ps分辨率的输出相位调整
• 12个差分/24个LVCMOS输出
• 频率范围为0.5Hz至1GHz（LVCMOS为250MHz）
• 抖动低于150fs RMS（10kHz至20MHz）
• 支持LVCMOS、LVDS、LVPECL、HCSL、CML、SSTL和HSTL输出模式
• 差分输出摆幅可选：400mV / 650mV / 800mV / 910mV
• 独立输出电压为3.3V、2.5V或1.8V
• LVCMOS还支持1.5V或1.2V
• 每个输出的时钟相位可单独以1ns至2ns的步长编程，总范围为±180°
• 8个差分/16个单端时钟输入
• 支持1kHz至1GHz的频率
• 任何输入都可以映射到任何或所有定时通道
• 冗余输入频率相互独立
• 任何输入都可以指定为EPPS（每秒偶数脉冲）、1PPS（每秒脉冲）、5PPS、10PPS、50Hz、100Hz、1kHz、2kHz、4kHz和8kHz的外部帧/同步脉冲，并与可选的参考时钟输入相关联
• 每个输入可编程相位偏移，最大可达±1.638μs，步长为50ps
• 参考监视器根据信号丢失（LOS）、活动、频率监测和/或LOS输入引脚来判定参考信号是否合格
• 信号丢失（LOS）输入引脚（通过GPIO）可分配给任何输入时钟参考
• 自动参考选择状态机根据参考监视器、优先级表、恢复/非恢复以及其他可编程设置为每个DPLL选择活动参考
• 系统APLL可使用基模晶体：25MHz至54MHz，或使用晶体振荡器工作
• 系统DPLL可接受工作频率实际上在1MHz至150MHz之间的XO、TCXO或OCXO
• DPLL可配置为DCO，在外部算法控制下合成时钟
• DCO生成基于PTP的时钟，频率分辨率小于1.11×10⁻¹⁶
• 支持1MHz I²C或50MHz SPI串行处理器端口
• 设备复位后可通过以下方式自动配置自身：
• 内部客户可定义的一次性可编程存储器，最多有16种不同配置
• 通过单独的I²C主端口连接标准外部I²C EPROM
• 1149.1 JTAG边界扫描
• 10×10mm，球间距0.8mm，144 - CABGA封装

• 核心和接入IP交换机/路由器
• 10Gb、40Gb和100Gb以太网接口的同步以太网设备
• 4.5G和5G网络设备的无线基础设施
• OTN复用器和线卡